GS8160Z36DGT-200 SRAM 2,5 of 3.3V 512K x 36 18M geïntegreerde schakelingen
Categorie:
IC's voor geïntegreerde schakelingen
Prijs:
Email us for details
Betalingswijze:
Paypal, TT, Western Union
Specificaties
Datumcode:
Nieuwste code
Verzending door:
DHL/UPS/FEDEX
Voorwaarde:
Nieuw*Originaal
Garantie:
365 dagen
Loodvrij:
RoHS-conform
Levertallen:
Onmiddellijke verzending
Pakket:
Tqfp-100
Montage-stijl:
SMD/SMT
Inleiding
GS8160Z36DGT-200 SRAM 2,5 of 3.3V 512K x 36 18M geïntegreerde schakelingen
| GSI-technologie | |
| Productcategorie: | SRAM |
| RoHS: | Detail |
| 18 Mbit | |
| 512 k x 36 | |
| 6.5 ns | |
| 200 MHz | |
| Parallel | |
| 3.6 V | |
| 2.3 V | |
| 210 mA | |
| 0 C | |
| + 85 C | |
| SMD/SMT | |
| TQFP-100 | |
| Tray | |
| Merk: | GSI-technologie |
| Geheugentype: | SDR's |
| Vochtgevoelig: | - Ja, dat klopt. |
| Productsoort: | SRAM |
| Serie: | GS8160Z36DGT |
| Subcategorie: | Geheugen en gegevensopslag |
| Type: | NBT-pijplijn/doorstroming |
| Eenheidsgewicht: | 0.578352 oz. |
Beschrijving
De GS8160Z36DGT is een 18Mbit Synchrone Static SRAM.
of andere geleide lezen/dubbel late schrijven of stroom door lezen/single late schrijven SRAMs, maken gebruik van
alle beschikbare busbandbreedte door de noodzaak te elimineren om deselecteercycli in te voeren wanneer het apparaat wordt ingeschakeld
Omdat het een synchroon apparaat, adres, data-invoer, en lees/schrijven controle
De inbreng wordt op de stijgende rand van de inbrengklok vastgelegd.
Asynchrone ingangen omvatten de Sleep-modus-activatie (ZZ) en de Output-activatie.
Output Enable kan worden gebruikt om de synchrone besturing van de uitvoer drivers te overschrijven en draaien RAM's
Schrijfcycli worden intern zelf getimed en geïnitieerd door de stijgende rand van de
Deze functie elimineert complexe off-chip schrijfimpuls generatie vereist door asynchrone
De GS8160Z36DGT kan door de gebruiker worden geconfigureerd om te bedienen
in de Pipeline- of Flow-Through-modus.
De apparatuur is voorzien van een oplopende rand geactiveerde registers die inputsignalen opvangen.
Voor leescycli worden de uitgangsgegevens van de door de pijplijn geleide SRAM tijdelijk opgeslagen door de edge triggered
de output wordt geregistreerd tijdens de toegangscyklus en vervolgens vrijgegeven aan de outputdrivers bij de volgende stijgende rand van de klok.
Kenmerken
- NBT (No Bus Turn Around) functionaliteit maakt nul wachttijd lezen-schrijven-lezen bus gebruik; Volledig- Ik weet het niet.
- De in punt 6.1.4.1 bedoelde specificaties zijn van toepassing op de in punt 6.1.4.1 van deze bijlage bedoelde systemen.
- 2.5 V of 3.3 V +10%/~10% kernvoeding
- 2.5 V of 3.3 V I/O-toevoer
- Gebruikerconfigureerbare Pipeline en Flow Through-modus
- LBO-pin voor lineaire of interleave-burstmodus
- Pin compatibel met 2Mb, 4Mb, 8Mb, 36Mb, 72Mb en 144Mb apparaten
- Byte schrijfoperatie (9-bits Bytes)
- 3 chip activeren signalen voor gemakkelijke diepte uitbreiding
- ZZ Pin voor automatische uitschakeling
- RoHS-conform 100-lead TQFP-pakket beschikbaar
Verzend RFQ
Voorraad:
MOQ:
1pcs
