IS61LPS25636A-200TQLI SRAM 8Mb 256Kx36 200Mhz Sync SRAM 3.3v Integrated Circuits IC's
IS61LPS25636A-200TQLI SRAM 8Mb 256Kx36 200Mhz Sync SRAM 3.3v
| ISSI | |
| Productcategorie: | SRAM |
| RoHS: | Detail |
| 9 Mbit | |
| 256 k x 36 | |
| 3.1 ns | |
| 200 MHz | |
| Parallel | |
| 3.465 V | |
| 3.135 V | |
| 275 mA | |
| - 40 C. | |
| + 85 C | |
| SMD/SMT | |
| TQFP-100 | |
| Buis | |
| Merk: | ISSI |
| Geheugentype: | SDR's |
| Vochtgevoelig: | - Ja, dat klopt. |
| Aantal havens: | 4 |
| Productsoort: | SRAM |
| Serie: | IS61LPS25636A |
| 72 | |
| Subcategorie: | Geheugen en gegevensopslag |
| Type: | Synchroon |
| Eenheidsgewicht: | 0.023175 oz. |
Beschrijving
de ISSI IS61LPS/VPS25636A, IS61LPS25632A,
IS64L PS25636A en IS61LPS/VPS51218A zijn hoog-
snelheid, laag vermogen synchrone statische RAMS ontworpen
Het programma is bedoeld om een ontploffbaar, hoogwaardig geheugen te leveren voor
De IS61LPS/
VPS25636A en IS64L PS25636A zijn georganiseerd als
262De IS61LPS25632A is een
De IS61LPS/
VPS51218A is georganiseerd als 524.288 woorden per 18 bits.
Gemaakt met ISST's geavanceerde CMOS technologie,
het apparaat is voorzien van een 2-bits barstteller,
SRAM-kern, en high-drive-capaciteit uitgangen in single
Alle synchrone ingangen gaan door
registers die worden bestuurd door een enkelvoudige positieve rand-aansluiting
Clock-invoer.
Schrijfcycli worden intern zelf getimed en worden geïnitieerd door
Het schrijven van cycli kan worden
een tot vier bytes breed zoals gecontroleerd door de schrijfbesturing
Invoer.
Afzonderlijke bytes maken het mogelijk om afzonderlijke bytes te schrijven.
De byte schrijfoperatie wordt uitgevoerd met behulp van de byte
inbreng met een write enable (BWE) -functie in combinatie met een of meer
In de eerste plaats is het mogelijk om de gegevens van de gegevenscentrale te verzamelen en te gebruiken voor het opschrijven van individuele byte signalen (BWx).
Write (GW) is beschikbaar voor het schrijven van alle bytes tegelijk,
ongeacht de byte schrijfbesturing.
Bursts kunnen worden geïnitieerd met ADSP (Address Status)
Processor) of ADSC (Address Status Cache Controller)
Invoerpenen. latere uitbarstingsadressen kunnen
In de eerste plaats is het mogelijk om de gegevens te verzamelen en te verzamelen via de ADV (Break Address).
voorlopig) input pin.
De modus pin wordt gebruikt om de uitbarsting te selecteren of...
Der, lineaire barst wordt bereikt wanneer deze pin laag is gebonden.
Interleave barst wordt bereikt wanneer deze pin is vastgebonden HIGH
of laten drijven.
GESCHIEDENIS
●Interne schrijfcyclus
●Individuele byte-schrijfcontrole en wereldwijd schrijven
●Clock controlled, geregistreerd adres, gegevens en
controle
●Borstsequentiebeheersing met behulp van MODE-invoer
●Drie chips maken de optie voor eenvoudige diepte-ex-
pensioen- en adresleidingen
●Gemeenschappelijke gegevensinvoer en gegevensuitvoer
●Automatisch uitschakelen tijdens het uitschakelen
●Onbepaalde cyclus
●Snooze-modus voor stand-by met verminderd vermogen
●JTAG Grensscan voor BGA-pakket
● Energievoorziening
LPS:VoD 3.3V 土5%, VoDa 3.3V/2.5V 土5%
VPS:VDD 2,5V土5%, VoDo 2,5V土5%
●JEDEC 100-pin QFP, 119-bal BGA en 165-
ballen BGA-verpakkingen
●loodvrij verkrijgbaar
