CY7C1411KV18-250BZXC SRAM - Synchrone QDR II geheugen IC 36Mbit Parallel 250 MHz ICS

CY7C1411KV18-250BZXC SRAM - Synchrone QDR II geheugen IC 36Mbit parallel

ICS van 250 MHz

Beschrijving

De CY7C1411KV18, CY7C1426KV18, CY7C1413KV18 en CY7C1415KV18 zijn 1,8 V synchrone

In de eerste plaats is het mogelijk om een aantal van de volgende systemen te installeren:

De leespoort en de schrijfpoort hebben speciale data-uitgangen.

De schrijfpoort heeft speciale data-invoerpunten om schrijfoperaties te ondersteunen.

De QDR II-architectuur heeft gescheiden data-invoer- en data-uitvoer om de noodzaak van

“turnaround” de gegevensbus die bestaat bij gemeenschappelijke I/O-apparaten.

De adressen voor het lezen en schrijven van adressen zijn op afwisselende stijgende randen van de computer aangebracht.

De toegang tot de QDR II-lees- en schrijfpoorten zijn onafhankelijk van elkaar.

Om de gegevensdoorvoer te maximaliseren, zijn zowel de lees- als de schrijfpoorten uitgerust met DDR-interfaces.

plaats is geassocieerd met vier 8-bits woorden (CY7C1411KV18), 9-bits woorden ((CY7C1426KV18), 18-bits woorden

(CY7C1413KV18) of 36-bit-woorden (CY7C1415KV18) die opeenvolgend in of uit het apparaat worden gebarsten.

Omdat gegevens in en uit het apparaat kunnen worden overgedragen op elke stijgende rand van beide ingangsklokken

(K en K en Cand C), wordt de bandbreedte van het geheugen gemaksimaliseerd, terwijl het systeemontwerp wordt vereenvoudigd door het elimineren van

bus “turnarounds”.De diepte van de uitbreiding wordt bereikt door havenkeuzes, waardoor elke poort kan werken.

Alle synchrone ingangen gaan door ingangsregisters die worden bestuurd door de K- of K-ingangsklokken.

Alle gegevensuitgangen gaan door outputregisters die worden bestuurd door de C of C (of K of K in één clockdomein)

Schrijven wordt uitgevoerd met een op-chip-synchrone zelf-tijdende schrijfcircuit.

Kenmerken

■ Afzonderlijke onafhankelijke lees- en schrijfpoorten

¢ Ondersteunt gelijktijdige transacties

■ 333 MHz-klok voor grote bandbreedte

■ Vier-woord-explosie om de frequentie van de adresbus te verminderen

■ Double data rate (DDR) Interfaces op zowel lees- als schrijfpoorten ((gegevens worden overgedragen op 666 MHz) op 333 MHz

■ Twee ingangsklokken (K en K) voor nauwkeurige DDR-timing

❐ SRAM uses rising edges only

■ Twee ingangsklokken voor de uitgangsgegevens (C en C) om de verschillen in klokspeling en vluchttijd tot een minimum te beperken

■ Echoklokken (CQ en CQ) vereenvoudigen de gegevensopname in hogesnelheidssystemen

■ Single multiplexed address input bus vergrendelingen voor adresinvoer voor lezen en schrijven van poorten

■ Afzonderlijke havenkeuzes voor dieptevergroting

■ Synchrone, intern geautomatiseerde schrijft

■ QDR® II werkt met een leeslatentie van 1,5 cyclus wanneer DOFF HIGH is ingesteld

■ Werkt vergelijkbaar met een QDR-I-apparaat met 1 cyclus leeslatentie wanneer DOFF laag wordt ingesteld

■ Verkrijgbaar in × 8, × 9, × 18 en × 36 configuraties

■ Volledige gegevenscoherentie, met de meest recente gegevens

■ Core VDD = 1,8 V (±0,1 V); I/O VDDQ = 1,4 V tot VDD

■ Verkrijgbaar in 165-bal FBGA-pakket (13 × 15 × 1,4 mm)

■ Biedt zowel Pb-vrije als niet-Pb-vrije pakketten aan

■ HSTL-uitgangsbuffers met variabele aandrijving

■ JTAG 1149.1 compatibele testtoegangspoort

■ Fase-locked loop (PLL) voor nauwkeurige gegevensplaatsing